將一個(gè)邏輯器件放在一個(gè)邏輯器件上面，這看起來是一個(gè)相對(duì)簡單的操作。但要實(shí)現(xiàn)這個(gè)，有不少問題需要克服。
真正的3D需要以高度集成的方式將晶圓堆疊在一起。這與2.5D集成非常不同，在2.5D集成中，邏輯并排布局，由中介器連接。目前有一些中間解決方案，將大量內(nèi)存堆疊在邏輯上，例如HBM堆棧。
第一個(gè)真正的3D-IC即將問世。Cadence 數(shù)字與簽核部產(chǎn)品管理部總監(jiān) Vinay Patwardhan 表示：“今年下半年將推出一些涉及完整logic-on-logic的測試芯片?！?“到明年年中，我們可以期待一些現(xiàn)實(shí)的logic-on-logic芯片，特別是具有多個(gè) AI 內(nèi)核的芯片。這些公司在單個(gè)芯片上的面積已經(jīng)用完了。其中許多設(shè)計(jì)都接近十字線尺寸限制，超過 600 或 700 平方毫米。他們拼命地嘗試為下一代設(shè)計(jì)采用全 3D 堆棧，因?yàn)樗恍枰嗟募軜?gòu)更改。但是切割和堆疊它們是一種物理變化?！?/span>
3D的其他目標(biāo)可能更遠(yuǎn)，比如堆疊異構(gòu)芯片的能力。Synopsys研究員 Rob Aitken表示:“這需要一個(gè)真正的3D布局器和布線器在異構(gòu)堆棧上工作。”“它必須知道，要構(gòu)建任何穿過裸片的邏輯路徑，你需要兩個(gè)獨(dú)立的庫。它們很可能是兩個(gè)不同的技術(shù)節(jié)點(diǎn)，但是現(xiàn)有的工具和流程都假定庫是一致的，而這些假設(shè)是非常深入的。可以修改工具來處理這個(gè)問題，這不是不可想象的。但對(duì)工具的一些基本假設(shè)需要改變。”
物理問題
從2.5D集成中得到的一個(gè)關(guān)鍵教訓(xùn)是，兩個(gè)裸片的連接處存在重大的機(jī)械問題。電動(dòng)汽車集團(tuán)EV Group業(yè)務(wù)發(fā)展總監(jiān) Thomas Uhrmann 表示：“只要將兩個(gè)芯片集成在一起，就會(huì)產(chǎn)生壓力?！?“如果你看看中介層的問題，大部分?jǐn)嗔腰c(diǎn)都在連接處，這會(huì)產(chǎn)生可靠性問題。您不應(yīng)該低估處理混合材料所帶來的復(fù)雜性。在芯片中間，您可能有底部填充。當(dāng)你解決它時(shí)，它會(huì)縮小。這會(huì)產(chǎn)生壓力，即使它穩(wěn)定了連接。有了 3D 集成，這個(gè)問題就轉(zhuǎn)移到了另一個(gè)維度?！?/span>
在這一點(diǎn)上，這些問題已經(jīng)相當(dāng)好地理解了?！爱?dāng)你開始混合不同的材料時(shí)，會(huì)出現(xiàn)更多有趣的異質(zhì)堆疊問題，”Synopsys的Aitken說?！爱?dāng)你將CMOS堆疊在CMOS上時(shí)，即使它是一個(gè)不同的節(jié)點(diǎn)，它也可能以一種有意義的機(jī)械方式表現(xiàn)出來。如果你決定在硅上堆疊一個(gè)氮化鎵器件，或者在其他物體上堆疊一層，你可以做很多很酷的事情。但你會(huì)開始遇到一些有趣的機(jī)械問題，需要大量思考。”
另一個(gè)物理問題是熱量。西門子EDA高級(jí)封裝解決方案總監(jiān)Tony Mastroianni表示:“散熱可能是當(dāng)今最大的挑戰(zhàn)?！薄半m然HBM正在做12個(gè)die的堆棧，但這是一個(gè)非常不同的問題，因?yàn)樗莾?nèi)存，你一次只能啟用其中一個(gè)堆棧。他們不是同時(shí)開火的。他們不需要擔(dān)心熱管理。目前的實(shí)際限制可能是三個(gè)die，即使這樣也將是一個(gè)挑戰(zhàn)?！?/span>
但這也不全是壞消息?！?D堆疊通過降低動(dòng)態(tài)功耗提供了一點(diǎn)幫助，”Cadence 的 Patwardhan 說?！皩?duì)于 2.5D，信號(hào)必須穿過一個(gè)大芯片，然后在中介層上傳輸?shù)搅硪粋€(gè)芯片，導(dǎo)致導(dǎo)線長度變長。當(dāng)您有堆疊芯片時(shí)，您可以沿 Z 方向布線，從而減少線長。因此動(dòng)態(tài)功耗，即開關(guān)功耗，在 3D堆疊中降低了。如果堆疊正確，兩個(gè)芯片上的開關(guān)元件不會(huì)同時(shí)開關(guān)，您可以有效地使用 3D 堆疊來降低功率或熱足跡。如果兩層同時(shí)發(fā)生太多開關(guān)，熱效應(yīng)、煙囪效應(yīng)就會(huì)發(fā)揮作用。”
這是 3D 技術(shù)的一個(gè)應(yīng)用?！叭绻阆嘈虐倒栊?yīng)的概念，即并非所有設(shè)備都需要一直處于開啟狀態(tài)，那么你可以在概念上構(gòu)建一個(gè) 3D 堆棧，以一種你能夠管理熱的方式，這樣電力和熱量就不是問題了?！?span style="font-weight: 700;">“你可以將之前作為大型2D對(duì)象執(zhí)行的內(nèi)容轉(zhuǎn)換為較小的3D對(duì)象。”
無論如何，都需要及早分析。Cadence 定制 IC 和 PCB 事業(yè)部產(chǎn)品管理總監(jiān) John Park 表示：“在布局布線之前，您必須盡早進(jìn)行一些熱特性表征?！?“你需要能夠輸入描述每個(gè)小芯片功耗的參數(shù)數(shù)據(jù)，要使用的模原料，參數(shù)化地描述你期望的潛在散熱器的樣子，它正在進(jìn)行的封裝的尺寸，因?yàn)槟鞘窍到y(tǒng)的自然部分，有助于散發(fā)熱量，甚至 PCB 的尺寸也有進(jìn)一步的幫助。在原型設(shè)計(jì)階段，你開始考慮什么東西可以堆疊，甚至在2D世界中，它們彼此之間的距離有多近，基于早期設(shè)計(jì)知識(shí)，哪種類型的芯片或小芯片最適合堆疊?！?/span>
芯片間連接
當(dāng)芯片之間，甚至芯片內(nèi)部通過中介層進(jìn)行通信時(shí)，高速通信需要復(fù)雜的 PHY、SerDes 和通信協(xié)議來確保數(shù)據(jù)的可靠傳輸?！澳阈枰?PHY 用于 2.5D 中的高速接口，因?yàn)槟阋?qū)動(dòng)高達(dá)兩毫米，”西門子的 Mastroianni 說?！澳惚仨殦?dān)心定時(shí)和同步以及處理信號(hào)完整性問題。但是對(duì)于真正的 3D，由于邏輯在納米或微米之外，您可以只使用常規(guī)門，常規(guī)標(biāo)準(zhǔn)單元。他們確實(shí)有內(nèi)置了一點(diǎn) ESD 的特殊電池，但基本上您不需要這些 PHY。相反，您只是讓那些邏輯接口通過常規(guī)邏輯進(jìn)行對(duì)話。你必須為時(shí)鐘做一些同步，但這是正常的 STA 邏輯類型的東西和時(shí)序優(yōu)化?！?/p>
這會(huì)產(chǎn)生一些不同的問題。Aitken 說：“你有機(jī)會(huì)在堆棧之間建立更多的互連，而布局?jǐn)?shù)萬個(gè) PHY 是行不通的?！?“但你確實(shí)必須關(guān)心這些事情的測試、sign-off。你到底要開什么車？你會(huì)有一個(gè)逆變器驅(qū)動(dòng)一塊金屬并連接到另一側(cè)的匹配緩沖器嗎？或者你打算放入某種 MUX 以便進(jìn)行一些測試？或者你會(huì)嘗試聯(lián)系他們以獲得晶圓探針，還是你會(huì)忘記整個(gè)事情并且在構(gòu)建它之前不進(jìn)行測試？”
設(shè)計(jì)界正試圖回答這些問題?！癘SAT 通常會(huì)執(zhí)行鍵合前和鍵合后測試，”Patwardhan 說?！笆褂媒裉斓臏y試技術(shù)可能無法直接探測這些小于 10 微米的微凸塊。許多測試通過跨兩個(gè)芯片定義的測試路徑進(jìn)行。他們插入可以運(yùn)行開路測試的可編程電子保險(xiǎn)絲。我們必須確保無論我們做什么測試插入，從 EDA 的角度來看，我們都遵循新興的IEEE 1838標(biāo)準(zhǔn)，并確保所有這些檢查都可以通過完整的 EDA 流程進(jìn)行。隨著這些混合鍵合變得更加主流，測試將會(huì)發(fā)展?！?/p>
模型和自動(dòng)化
3D-IC 將需要對(duì)現(xiàn)有 EDA 工具和流程進(jìn)行一些重大升級(jí)。
“我們稱它們?yōu)槿齻€(gè) M，” Ansys產(chǎn)品營銷總監(jiān) Marc Swinnen 說?！斑@是多物理（multi-physics）、多規(guī)模（multi-scale）和多組織multi-organizational 的挑戰(zhàn)：
在熱、機(jī)電、機(jī)械和電磁等方面存在多物理場挑戰(zhàn)。這些是傳統(tǒng)上芯片設(shè)計(jì)人員不必?fù)?dān)心太多的問題，除了 RF 人員。
當(dāng)您從芯片上的納米級(jí)到封裝上的毫米級(jí)再到 3D-IC 中介層上的厘米級(jí)時(shí)，會(huì)遇到多尺度挑戰(zhàn)。那是您涵蓋的六個(gè)數(shù)量級(jí)。傳統(tǒng)上，這些由三組不同的工具處理。對(duì)于 3D-IC，這些都需要整合為一個(gè)。
它已成為一個(gè)多組織的問題。行業(yè)中確實(shí)存在這方面的技能，但它們有時(shí)分散在不同的團(tuán)隊(duì)、不同的公司中。對(duì)于 3D-IC 公司，他們將不得不重新構(gòu)建他們的組織架構(gòu)，以匯集一個(gè)團(tuán)隊(duì)來囊括解決此問題所需的所有專業(yè)知識(shí)。你不能把它扔到某個(gè)偏遠(yuǎn)的團(tuán)隊(duì)，然后再扔給世界各地的另一個(gè)團(tuán)隊(duì)，然后再返回給設(shè)計(jì)團(tuán)隊(duì)。”
許多問題是對(duì)目前使用的問題的擴(kuò)展，可能會(huì)分階段引入?！暗谝浑A段可能會(huì)支持同質(zhì)裸片，”Mastroianni 說?！八新闫紝⒉捎孟嗤募夹g(shù)。這讓它變得更容易一些，但最終要真正利用這項(xiàng)技術(shù)，您希望能夠利用不同的工藝技術(shù)、不同的節(jié)點(diǎn)。這將需要通用數(shù)據(jù)模型才能執(zhí)行時(shí)序收斂。此外，當(dāng)所有設(shè)備不在同一個(gè)芯片上時(shí)，您不能假設(shè)它們都快快或慢慢。你必須處理那個(gè)。片上變化是一種統(tǒng)計(jì)技術(shù)，您可以在其中對(duì)時(shí)序變化的程度做出一些假設(shè)。它基本上是您在設(shè)計(jì)中構(gòu)建的開銷余量。但是如果你有不同的芯片是在不同的運(yùn)行中制造的，你不能假設(shè)任何相關(guān)性，它們是完全不相關(guān)的。所以，你必須做更極端的角優(yōu)化分析?！?/span>
不僅布局和布線工具必須針對(duì) Z 維度重新設(shè)計(jì)，它們還必須具有更多的熱感知能力?！拔覀円呀?jīng)有了活動(dòng)感知的 2D 設(shè)計(jì)工具，”Patwardhan 說?！安季制骱推渌ぞ吣軌颢@取 VCD 文件，代表最壞的情況活動(dòng)。您可以從模擬中聚合它，然后以熱點(diǎn)分散的方式布局單元格。這是一個(gè)迭代流程，我們先進(jìn)行布局，進(jìn)行裁剪，然后在時(shí)鐘樹綜合之后，我們可以使用一些活動(dòng)數(shù)據(jù)來優(yōu)化布局。這是基于功率密度的流量。這可以擴(kuò)展到 3D。我們正在研究這個(gè)并有一些早期的原型，我們可以在其中獲取活動(dòng)信息，然后使用早期的熱分析，基于您的靜態(tài)電流或全動(dòng)態(tài)活動(dòng)，并基于此決定 3D 布局。我們現(xiàn)在增強(qiáng)了 2D 布局引擎，我們必須擴(kuò)展它以采用 Z 維度，它是一個(gè)多目標(biāo)布局器。熱效應(yīng)可以直接建模為布局器的目標(biāo)?！?/span>
在早期工具中可能會(huì)看到的另一個(gè)簡化是限制在何處進(jìn)行 Z 維度分區(qū)。如果宏單元或 IP 塊保留在單個(gè)裸片上，則可以在裸片內(nèi)對(duì)它們進(jìn)行簽核，而不必等到整個(gè)堆棧在邏輯上組裝完畢。
“有人在談?wù)撊∠@一限制，”帕克說。“他們稱之為macro-folding。在模擬世界中，他們稱之為circuit folding。如果在平面意義上你有一個(gè)非常小的外形，但它們有一些垂直空間，有人在談?wù)撜郫B宏在彼此之上。我不知道實(shí)際生產(chǎn)中的任何設(shè)計(jì)，但肯定有一些我們的客戶在談?wù)撨@種能力。通過折疊，你可以使它在平面意義上縮小一半，在垂直意義上稍微厚一點(diǎn)。”
結(jié)論
當(dāng)從一個(gè)技術(shù)節(jié)點(diǎn)遷移到另一個(gè)技術(shù)節(jié)點(diǎn)時(shí)，總是需要注意新的影響，并設(shè)置新的限制或局限性以確保輕松簽核。從 2.5D 到 3D 的遷移使那些以前的遷移看起來很簡單。但3D-IC 正在顛覆工具、模型、流程甚至組織的方方面面，這些問題還需要行業(yè)的共同努力。
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