從長期來看，將3D堆疊技術(shù)應(yīng)用于7納米甚至更高制程，提高各工藝節(jié)點設(shè)計的性能，并降低功耗，其技術(shù)普及令人期待。
記者 |彭新
摩爾定律在芯片制造領(lǐng)域會延續(xù)下去嗎？當(dāng)以英特爾、臺積電和三星為代表的芯片制造廠商將它證明了數(shù)十年之后，回答問題的關(guān)鍵已不是“會”與“不會”，而是如何延續(xù)下去。
多年以來，在手機、電腦應(yīng)用的驅(qū)動下，臺積電、英特爾不斷改進芯片的生產(chǎn)工藝，與英特爾聯(lián)合創(chuàng)始人戈登·摩爾50年前提出的摩爾定律保持一致。然而近年，芯片工藝越來越接近半導(dǎo)體的物理極限，成本也更加高昂，追趕“摩爾定律”愈加困難。
“為什么說摩爾定律到頭了，因為經(jīng)濟學(xué)上它的成本反而增加了。” EDA（（電子設(shè)計自動化）軟件公司Cadence數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼告訴界面新聞。
粗略計算，以1美元對應(yīng)制造的晶體管長度計算，2012年的28納米制程可以制造約20米晶體管，到了2014年的20納米制程，則仍只有20米。“光靠這一個維度（先進制程）是不足以支撐摩爾定律繼續(xù)往下走的，因為它的成本看不到顯著的降低?！眲㈨嫡f。
從設(shè)計到制造，越來越多的芯片產(chǎn)業(yè)鏈企業(yè)開始嘗試新方案。從整個行業(yè)來看，行業(yè)龍頭臺積電投入5納米及3納米先進制程時，在先進封裝技術(shù)上也持續(xù)推進，小芯片（Chiplet）系統(tǒng)封裝正成為臺積電主要客戶所看重的技術(shù)。兩者對比而言，由于先進制程成本極為昂貴，后者應(yīng)用趨勢已經(jīng)變得明顯。
AMD首席執(zhí)行官蘇姿豐認為，摩爾定律仍然有效，但推進的速度趨緩。過去半導(dǎo)體業(yè)靠先進制程微縮，讓芯片體積不變，但晶體管密度倍數(shù)提升，如今發(fā)展逐漸面臨瓶頸，必須靠Chiplet封裝、異質(zhì)整合等技術(shù)協(xié)助智能微縮下，芯片效能才能提升。
Chiplet近年成為芯片行業(yè)的關(guān)鍵詞。傳統(tǒng)系統(tǒng)單芯片的做法是每一個組件放在單一裸晶（Die）上，造成功能越多，硅芯片尺寸越大。Chiplet的特點是將大尺寸的多核心設(shè)計分散到個別微小裸芯片，如處理器、模擬組件、儲存器等，再用立體堆棧的方式，以封裝技術(shù)做成一顆芯片，類似樂高積木。
實際上，產(chǎn)業(yè)界早就意識到3D結(jié)構(gòu)對于延續(xù)和“拯救”摩爾定律的意義：面對非常小的設(shè)備尺寸，物理定律已成為晶體管技術(shù)進步的障礙。
在中國，現(xiàn)任中芯國際副董事長蔣尚義近年來即致力于Chiplet封裝。此前他在公開場合曾表示，這些年集成電路不斷創(chuàng)新，發(fā)展至今摩爾定律已經(jīng)接近其物理極限，未來改變方向在于整個系統(tǒng)中的瓶頸：封裝與電路板。
“我自己在2009年時就開始做先進封裝，我們希望打破這個瓶頸?！?蔣尚義提及，如有了先進封裝，整個系統(tǒng)架構(gòu)將完全改變。未來半導(dǎo)體方向?qū)⒉辉偈切酒阶鲈叫 ⒐δ茉絹碓胶?、功耗越來越低，而是將一個大的芯片分成小的芯片，再重新組合。
Chiplet系統(tǒng)級封裝技術(shù)被視為減緩摩爾定律失效的對策。在臺積電宣布與ARM合作了第一個以CoWaS（基板上晶圓上封裝）解決方案獲得硅晶驗證的7納米小芯片系統(tǒng)產(chǎn)品后，包括AMD和聯(lián)發(fā)科也是Chiplet的擁躉。
不過，3D堆疊也意味著設(shè)計復(fù)雜性大大增加。芯片設(shè)計本身作為一個極度復(fù)雜的問題，平面布局往往需要花費數(shù)月來微調(diào)和優(yōu)化，Chiplet的堆積木方式也帶來了新維度的挑戰(zhàn)和更長的設(shè)計周期。在管理上，以往芯片的SoC（系統(tǒng)級芯片）設(shè)計和封裝團隊各自為戰(zhàn)，帶來合作上的難度。
對此， Cadance試圖給出方案，他們開發(fā)的一種新的芯片設(shè)計平臺，稱為Integrity 3D-IC平臺，能在芯片3D設(shè)計中開發(fā)更強大和更高能效的計算機芯片，同時加快設(shè)計時間。透過熱完整性、功率和靜態(tài)時序分析能力，為客戶提供以系統(tǒng)級PPA表現(xiàn)，使之在單一小芯片（Chiplets）中能妥善發(fā)揮性能。
在芯片產(chǎn)業(yè)中處于上游的EDA軟件公司轉(zhuǎn)向推動和支持芯片3D堆疊，有助于芯片3D設(shè)計在芯片設(shè)計和制造領(lǐng)域加快普及。
在芯片制造領(lǐng)域，臺積電與AMD合作，使用7納米技術(shù)生產(chǎn)服務(wù)器芯片，同時基于Chiplet小芯片系統(tǒng)級封裝、新型芯片架構(gòu)，試圖達到摩爾定律所預(yù)期的半導(dǎo)體效能提升效果。同時，在芯片設(shè)計上，Cadance也與光子AI芯片公司 Lightelligenc合作，將光子芯片和硅芯片進行堆疊，完成高效能的AI芯片設(shè)計。
從長期來看，將3D堆疊技術(shù)應(yīng)用于7納米甚至更高制程，提高各工藝節(jié)點設(shè)計的性能，并降低功耗，其技術(shù)普及令人期待。
不過，3D堆疊或Chiplet技術(shù)的普及，仍有很多課題需要進一步研究，如各微小芯片之間的溝通接口傳輸效率及功耗等。但如果成功實現(xiàn)，延續(xù)摩爾定律成為可能，甚至一定程度上會成為中國芯片公司走向世界前列的契機。